ACADSTAFF UGM

CREATION
Title : Simulasi Dan Sintesis Rangkaian Digital Dengan Logisim Dan VHDL
Author :

Jazarotun Nisak, S.Si. (1) Prof. Dr. Ir. Jazi Eko Istiyanto, M.Sc. (2)
Date : 2 2023
Abstract :
Group of Knowledge :
Original Language :
Level : Nasional
Status :
Document
No Title Document Type Action
1 Surat pernyataan.pdf
Document Type : Surat Pernyataan
Surat Pernyataan View
2 Surat Pengalihan Hak Cipta_Simulasi.pdf
Document Type : Surat Pengalihan Hak (.pdf)
Surat Pengalihan Hak (.pdf) View
3 Surat pengalihan Hak Cipta_Simulasi.doc
Document Type : Surat Pengalihan Hak (.doc/.docx)
Surat Pengalihan Hak (.doc/.docx) View
4 KTP-Jazi Eko Istiyanto.jpg
Document Type : KTP Pencipta
KTP Pencipta View
5 Formulir-Permohonan-Pencatatan-Ciptaan.pdf
Document Type : Formulir Permohonan Pencatatan (.pdf)
Formulir Permohonan Pencatatan (.pdf) View
6 Formulir-Permohonan-Pencatatan-Ciptaan.doc
Document Type : Formulir Permohonan Pencatatan (.doc/.docx)
Formulir Permohonan Pencatatan (.doc/.docx) View
7 Data pencipta_Simulasi.pdf
Document Type : Form alamat para pencipta (.pdf)
Form alamat para pencipta (.pdf) View
8 Data pencipta_Simulasi.docx
Document Type : Form alamat para pencipta (.doc/.docx)
Form alamat para pencipta (.doc/.docx) View
9 Bukti ciptaan.pdf
Document Type : Bukti Ciptaan
Bukti Ciptaan View
10 Surat-Permohonan-Pembiayaan-Hak-Cipta_51.pdf
Document Type : Surat Permohonan Pembiayaan (.pdf)
Surat Permohonan Pembiayaan (.pdf) View
11 Surat-Permohonan-Pembiayaan-Hak-Cipta_51.doc
Document Type : Surat Permohonan Pembiayaan (.doc/.docx)
Surat Permohonan Pembiayaan (.doc/.docx) View